2. Alat dan Bahan
[Kembali]
1. IC 74LS112 (JK flip flop)
JK Flip Flop memiliki 2 inputan masing-masing J dan K yang bersifat aktif high dan 2 output yaitu Q dan Q'. JK flip flop juga memiliki kaki-kaki S dan R yang bersifat aktif low
D flip flop memiliki 2 inputan yaitu D dan Clock serta 2 output yaitu Q dan Q'
3. SPDT
Single Pole Double Throw, yaitu Saklar yang memiliki 3 Terminal. Saklar jenis ini dapat digunakan sebagai Saklar Pemilih. Dimana akan mengeluarkan logika 1 atau logika 0
4. Logic Probe
Logic Probe berfungsi untuk menampilkan logika dari output gerbang logika (mencetak status logika dari output gerbang logika)
3. Rangkaian Simulasi [Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Pada JK flip flop dan D flip flop, S dan R dihubungkan dengan inputan switch B0 dan B1 dimana logikanya divariasikan pada 3 percobaan pertama yang outputnya dapat dilihat dari jurnal percobaan. S dan R dapat aktif saat diberi logika 0 karena S dan R memiliki sifat aktif low. Output JK flip flop dan D flip flop pertama kali bergantung pada S dan R yang aktif atau tidak. Selanjutnya, jika S dan R tidak aktif, maka output dari JK flip flop dan D flip flop bergantung kepada J,K, Clock (JK flip flop) dan D,Clock (D flip flop). J, K, dan Clock pada JK flip flop terhubung dengan switch B2, B3, dan B4. Pada D flip flop, D dan Clock terhubung dengan switch B5 dan B6. Nilai-nilai pada switch B0 hingga B6 divariasikan berdasarkan jurnal percobaan
Pada JK flip flop dan D flip flop, Clock berfungsi untuk sebagai mengubah nilai output berdasarkan sifat dari clocknya dimana sifat dari clock terbagi menjadi rise time (0 ke 1) dan fall time (1 ke 0). Saat terjadi perubahan nilai clock, maka output akan berubah mengikuti output berdasarkan logika J dan K pada JK flip flop maupun D pada D flip flop.
5. Video Rangkaian [Kembali]
6. Analisa
[Kembali]
A) B0=0, B1=1, B2=B3=B4=B5=B6=X
Pada kondisi ini, kaki-kaki S dan R berturut-turut dimasuki nilai berlogika 1 dan 0. S dan R pada JK flip flop dapat aktif saat dimasuki logika 0 (aktif low) sehingga pada kondisi ini R aktif. R aktif mengakibatkan output pada JK flip flop mengalami reset yaitu berlogika 0 yang dapat dilihat pada Q dan Q' dimana masing-masing berlogika Q=0 dan Q'=1.
Hal serupa juga terjadi pada D flip flop yaitu R aktif karena dimasuki logika 0. Akibatnya, output D flip flop mengalami reset dan outputnya menjadi Q=0 dan Q'=1.
B) B0=1, B1=0, B2=B3=B4=B5=B6=X
Pada kondisi ini, kaki S dan R berturut-turut dimasuki nilai berlogika 0 dan 1. S dan R pada JK flip flop dapat aktif saat dimasuki logika 0 (aktif low) sehingga pada kondisi ini S aktif. S aktif mengakibatkan output pada JK flip flop mengalami set yaitu berlogika 1 yang dapat dilihat pada Q dan Q' dimana masing -masing berlogika Q=1 dan Q'=0.
Hal serupa juga terjadi pada D flip flop sehingga output dari D flip flop menjadi Q=1 dan Q' = 0.
C) B0=0, B1=0, B2=B3=B4=B5=B6=X
Pada kondisi ini, S dan R pada JK flip flop maupun D flip flop bersifat aktif karena dimasuki logika 0. Berdasarkan tabel kebenaran RS flip flop, saat R dan S aktif secara bersamaan , maka kondisi ini disebut sebagai kondisi terlarang karena menghasilkan output Q=1 dan Q'=1 pada JK flip flop maupun D flip flop yang dapat dilihat pada jurnal percobaan ini.
D) B0=1, B1=1, B2=0, B3=Clock, B4=0, B5=0, B6=Kondisi Sebelumnya
Pada kondisi ini, S dan R tidak aktif karena masing-masing dimasuki logika 1. Hal ini menyebabkan output dari JK flip flop hanya bergantung pada inputan J, K, dan Clock. J dan K dimasuki logika 0 yang berarti J dan K tidak aktif (aktif high) sehingga output dari JK flip flop menjadi ( kembali ke kondisi awal) Q=0 dan Q'=1
Hal serupa juga terjadi pada D flip flop dimana S dan R tidak aktif sehingga outputnya bergantung pada D dan Clock. D berlogika 0 dan clock pada kondisi awal sehingga outputnya tidak mengalami perubahan (kondisi awal). Output D flip flop pada kondisi yaitu Q=0 dan Q'=1.
E) B0=1, B1=1, B2=0, B3=Clock, B4=1, B5=1, B6=Kondisi Awal
Pada kondisi ini , S dan R tidak aktif karena masing-masing dimasuki logika 1. Hal ini menyebabkan output pada JK flip flop hanya bergantung pada inputan J,K, dan Clock. J dan K dimasuki masing-masing oleh logika 0 dan 1. K aktif dan J tidak aktif karena J dan K bersifat aktif high. Berdasarkan tabel kebenaran JK flip flop, jika J berlogika 0 dan K berlogika 1, maka outputnya Q=0 dan Q'=1 dimana ouput mengalami perubahan dari kondisi awal saat clock berubah dari 1 ke 0 ( fall time).
Pada D flip flop, D berlogika 1 dan clock berlogika sesuai kondisi awal. S dan R-nya tidak aktif karena dimasuki logika 1. Outputnya tidak berubah karena clock tidak mengalami perubahan dari 0 ke 1 (rise time) sehingga output tidak mengalami perubahan. Jadi output dari D flip flop adalah Q=0 dan Q'=1.
F) B0=1, B1=1, B2=1, B3=Clock, B4=0, B5=X, B6=0
Pada kondisi ini, S dan R pada JK flip flop maupun D flip flop tidak aktif karena dimasuki logika 1(aktif low). Hal ini menyebabkan JK flip flop pada outputnya bergantung ke inputan J, K, dan Clock. D flip flop juga demikian, hanya bergantung ada inputan D dan Clock.
Pada JK flip flop, J dan K masing-masing berlogika 1 dan 0. Berdasarkan tabel kebenaran JK flip flop, jika J berlogika 1 dan K berlogika 0, maka outputnya Q=1 dan Q'=0 (J dan K aktif high). Perubahan terjadi saat clock diubah dari 1 ke 0 atau bersifat fall time, jadi output mengalami perubahan menjadi Q=1 dan Q'=0.
Pada D flip flop, D berlogika bebas (don't care) dan Clock berlogika berlogika 0. Output pada D flip flop sama sekali tidak mengalami perubahan karena Clock pada D flip flop bersifat rise time (0 ke 1) sehingga output D flip flop pada percobaan ini adalah Q=0 dan Q'=1.
G) B0=1, B1=1, B2=1, B3=Clock, B4=1, B5=-, B6=-
Pada kondisi ini, S dan R pada JK flip flop tidak aktif karena dimasuki logika 1 (aktif low). Hal ini menyebabkan output JK flip flop hanya dipengaruhi oleh J, K, dan Clock. J dan K masing-masing berlogika 1 dan clock bersifat aktif. Saat clock mengalami perubahan dari 1 ke 0 (fall time) maka output akan mengalami perubahan secara berlawanan yaitu dari Q=1, Q'=0 ke Q=0, Q'=1 begitu seterusnya (toggle). Jadi output JK flip flop pada percobaan ini berada pada kondisi toggle.
No comments:
Post a Comment