2. Alat dan Bahan
[Kembali]
1. IC 74LS112 (JK flip flop)
JK Flip Flop memiliki 2 inputan masing-masing J dan K yang bersifat aktif high dan 2 output yaitu Q dan Q'. JK flip flop juga memiliki kaki-kaki S dan R yang bersifat aktif low
2. SPDT
Single Pole Double Throw, yaitu Saklar yang memiliki 3 Terminal. Saklar jenis ini dapat digunakan sebagai Saklar Pemilih. Dimana akan mengeluarkan logika 1 atau logika 0
3. Logic Probe
Logic Probe berfungsi untuk menampilkan logika dari output gerbang logika (mencetak status logika dari output gerbang logika)
4. Power DC
3. Rangkaian Simulasi
[Kembali]
4. Prinsip Kerja Rangkaian
[Kembali]
Prinsip kerja percobaan 1 Asynchronous Binary Counter 4 bit dengan 4 buah IC J-K Flip flop yaitu saat input T- flip flop (input J dan K disatukan) pada JK flip flop dihubung power, maka output IC akan mengalami kondisi toogle. Tetapi, karena lC JK flip flop memiliki input clock, dan dihubungkan ke clock juga maka Output toogle pada masing-masing IC akan berubah sesuai dengan keadaan aktifnya, dimana ia akan aktif saat fall time (kondisi aktif low).
Saat Clock dalam kondisi fall time, maka output JK flip Flop pertama akan berubah dan naik bilangan binernya ke 1, sedangkan pada JK Flip flop kedua tidak terpengaruh apapun karena input clock IC kedua diperoleh dari output JK flip flop pertama sehingga clock IC kedua dalam kondisi rise time sehingga output IC kedua berlogika 0, begitupun seterusnya pada IC ketiga dan ke empat dimana untuk inputnya sendiri dalam kondisi rise time, sehingga diperoleh outputnya secara bergiliran dan bergantian mengalami kenaikan atau penurunan pada bilangan binernya, yang bergantung pada flip flopnya.
5. Video Rangkaian [Kembali]
6. Analisa [Kembali]
1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SRnya dihubungkan ke ground ketika SR aktif low?
jawab :
Saat input SR pada flip flop dihubungkan ke ground atau berlogika 0, maka S dan R bersifat aktif. S dan R ini bersifat aktif low, yaitu dapat aktif saat diberikan inputan 0. Saat S dan R aktif pada semua J-K flip flop, maka output dari Q dan Q' pada masing-masing J-K flip flop adalah 1. Jadi, urutan dari outputnya adalah 1111.
Pada kondisi ini, berdasarkan tabel kebenaran RS flip flop termasuk ke dalam kondisi terlarang. Kondisi ini menghasilkan output Q dan Q' masing-masing berlogika 1. Kondisi ini juga tidak dipengaruhi oleh clock pada J-K flip flop yang bersifat fall time.
2. Apa yang terjadi jika output Q' masing-masing flip flop dihubungkan ke input clock flip flop selanjutnya?
Jawab :
Saat Q' masing-masing flip flop dihubungkan ke input clock flip flop selanjutnya, maka clock flip flop selanjutnya tersebut dapat aktif dipengaruhi oleh logika pada Q' flip flop sebelumnya. Pada kondisi ini, kondisi desimal yang dihasilkan mengalami penurunan dari 15 hingga 0 sedangkan data binernya dari 1111 hingga 0000. Kondisi ini juga disebut dengan rangkaian counter asinkronous bersifat counter down.
No comments:
Post a Comment