2. Alat dan Bahan
[Kembali]
1. Modul D'Lorenzo
a. DL2203D
b. DL2203S
Gambar 1. Module D'Lorenzo
Gambar 2. Jumper
2. Software (Bahan Proteus)a. IC 74LS112 (JK filp flop)
b. Power DC
c. Switch (SW-SPDT)
3. Rangkaian Simulasi [Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Pada percobaan ini menggunakan sebuah JK flip flop dengan memasukkan inputan berupa power supply ke kaki J dan K. Akibatnya, J dan K berlogika 1 dimana hal ini merupakan syarat dari sebuah T flip flop. B1 dihubungkan ke kaki S dan B0 dihubungkan ke kaki R pada JK flip flop. B2 dihubungkan dengan kaki C1 atau bisa disebut sebagai clock. Selanjutnya, output Q dan Q' dihubungkan ke H7 dan H6 dimana pada H7 dan H6 menggunakan LED sebagai tanda output berlogika 1 (LED menyala) dan 0 (LED mati).
Prinsip kerja T flip flop sendiri yaitu saat T aktif (J dan K berlogika 1) maka outputnya akan mengalami kondisi toggle. Kondisi toggle itu sendiri yaitu suatu kondisi dimana output akan selalu berubah secara berkelanjutan saat clock mengalami perpindahan logika. Namun, saat T tidak aktif (J dan K berlogika 0) maka outputnya tidak akan mengalami perubahan atau hanya berada pada kondisi awal walaupun clock mengalami perpindahan logika. Pada T flip flop ini, Clock aktif saat terjadi Fall time (dari 1 ke 0).
5. Video Rangkaian [Kembali]
6. Analisa [Kembali]
A. B0=0, B1=1, B2=Don't care
Pada kondisi ini, S dan R berlogika 1 dan 0. Karena R aktif (aktof low) maka output flip flop mengalami reset atau atau Q=0 dan Q'=1 sehingga output pada kondisi ini adalah Q=0 dan Q'=1.
B. B0=1, B1=0, B2=Don't care
Pada kondisi ini, S dan R berlogika 0 dan 1. Karena S aktif (aktif low), maka output flip flop mengalami set atau Q=1 dan Q'=0 sehingga output pada kondisi ini adalah Q=1 dan Q'=0.
C. B0=1, B1=0, B2=Don't care
Pada kondisi ini, S dan R berlogika 0. Akibatnya, terjadi kondisi terlarang berdasarkan tabel kebenaran R-S flip flop dimana jika S dan R aktif, maka output menjadi Q=1 dan Q'=1 (S dan R aktif low).
D. B0=1, B1=1, B2=Clock
Pada kondisi ini, S dan R tidak aktif karena dimasuki logika 1. J dan K berlogika 1 pada prinsip kerjad T flip flop. Saat clock mengalami perubahan dari 1 ke 0 (fall time), maka output akan mengalami perubahan atau berlawanan setiap perpindahan dari clocknya 1 ke 0. Kondisi ini disebut dengan keadaan toggle.
7. Link Download [Kembali]
No comments:
Post a Comment